Xem trước tài liệu

Đang tải tài liệu...

Thông tin chi tiết tài liệu

Định dạng: PDF
Số trang: 153 trang
Dung lượng: 2 MB

Giới thiệu nội dung

Tối ưu hóa và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau

Tác giả: Hồ Văn Phi

Lĩnh vực: Kỹ thuật Viễn thông

Nội dung tài liệu:

Luận án tiến sĩ này tập trung vào việc nghiên cứu, tối ưu hóa và đánh giá hiệu năng của tổ chức cache trong các hệ thống vi xử lý thế hệ mới. Nghiên cứu đi sâu vào phân tích các kiến trúc chip đa xử lý, đa luồng, xem xét các khía cạnh về tổ chức cache, chính sách thay thế cache, và các yếu tố ảnh hưởng đến hiệu năng. Luận án cũng đề xuất các giải pháp nhằm nâng cao hiệu năng thông qua việc tối ưu hóa tổ chức cache và lựa chọn cấu hình mạng liên kết trên chip phù hợp. Các phương pháp mô phỏng và phân tích toán học được áp dụng để đánh giá hiệu quả của các đề xuất.

Mục lục chi tiết:

  • Mở đầu
  • Chương 1: Tổng quan về kiến trúc chip đa xử lý, đa luồng
  • Chương 2: Nghiên cứu tổ chức cache, chính sách thay thế cache trong kiến trúc chip đa xử lý, đa luồng
  • Chương 3: Phân tích đánh giá hiệu năng của tổ chức cache trong kiến trúc chip đa xử lý, đa luồng
  • Chương 4: Giải pháp tối ưu hóa hiệu năng của tổ chức cache trong kiến trúc chip đa xử lý, đa luồng
  • Kết luận
  • Tài liệu tham khảo
  • Danh mục các công trình đã công bố của luận án
  • Phụ lục