Xem trước tài liệu

Đang tải tài liệu...

Thông tin chi tiết tài liệu

Định dạng: PDF
Số trang: 63 trang
Dung lượng: 1 MB

Giới thiệu nội dung

Nghiên cứu và thiết kế bộ chuyển đổi Ethernet-E1 trên công nghệ FPGA

Tác giả: Trần Đức Chính

Lĩnh vực: Kỹ thuật Truyền thông

Nội dung tài liệu:

Luận văn này tập trung vào việc nghiên cứu và thiết kế một bộ chuyển đổi giao diện Ethernet sang E1, sử dụng công nghệ FPGA. Nhu cầu này xuất phát từ sự phát triển của công nghệ thông tin, nơi các thiết bị hiện đại sử dụng giao diện IP (Ethernet) ngày càng phổ biến, trong khi hạ tầng mạng truyền dẫn hiện có chủ yếu dựa trên chuẩn PDH và SDH với giao diện E1. Bộ chuyển đổi này đóng vai trò trung gian, cho phép các thiết bị đầu cuối IP tận dụng được cơ sở hạ tầng mạng truyền dẫn E1 sẵn có.

Luận văn trình bày tổng quan về kỹ thuật Ethernet over PDH (EoPDH), bao gồm cấu trúc khung Ethernet và E1, kỹ thuật đóng gói khung (encapsulation), và kỹ thuật ánh xạ (mapping). Đặc biệt, đề tài đi sâu vào phân tích lý do lựa chọn công nghệ FPGA cho việc thiết kế, nhấn mạnh vào tính linh hoạt, khả năng xử lý song song và phù hợp với điều kiện thực tế sản xuất tại Việt Nam. Các chương tiếp theo mô tả chi tiết thiết kế bộ chuyển đổi trên nền tảng FPGA, bao gồm sơ đồ khối, lập trình, mô phỏng và kết quả thử nghiệm thực tế.

Mục lục chi tiết:

  • Lời cam đoan
  • Danh mục các ký hiệu, các chữ viết tắt
  • Danh mục bảng biểu
  • Danh mục các hình vẽ, đồ thị
  • Mở đầu
  • Chương 1: Tổng quan
    • 1.1 Tổng quan về kỹ thuật Ethernet over PDH (EoPDH)
      • 1.1.1 Cấu trúc khung Ethernet
      • 1.1.2 Cấu trúc khung E1
      • 1.1.3 Cấu trúc khung GFP
      • 1.1.4 Kỹ thuật Frame encapsulation
      • 1.1.5 Kỹ thuật Mapping
    • 1.2 Lí do lựa chọn công nghệ FPGA
  • Chương 2: Thiết kế bộ chuyển đổi Ethernet – E1 trên công nghệ FPGA
    • 2.1 Thiết kế bộ chuyển đổi Ethernet – E1 trên FPGA
    • 2.2 Khối thu phát Ethernet (PHY Ethernet)
    • 2.3 Khối khởi tạo (Initmodule)
    • 2.4. Khối Txmodule
      • 2.4.1. Khối nl_frame
      • 2.4.3. Khối Write Control Signals genetator.
      • 2.4.4. Khối GFP Header và Ethernet Signals mapper
      • 2.4.5. Khối Read Control Signals genetator.
      • 2.4.6. Khối El_frame.
    • 2.5. Khối giao tiếp luồng E1 (LIU).
    • 2.6. Khối Rxmodule
      • 2.6.1. Khôi phục dữ liệu và định thời
      • 2.6.2.Khối El_deframe
      • 2.6.3.Khối Gfp_deframe
      • 2.6.4.Khối đồng bộ khung GFP.
      • 2.6.5.Khối tạo tín hiệu điều khiển ghi RAM
      • 2.6.6.Khối tạo tín hiệu điều khiển đọc RAM và đóng khung Ethernet
      • 2.6.7.Khối chuyển đổi dữ liệu 8 bít thành chuẩn MII
    • 2.7. Kết quả mô phỏng hệ thống.
  • Chương 3: Kết quả và đánh giá
    • 3.1 Sơ đồ khối và thiết kế phần cứng.
      • 3.1.1 Sơ đồ khối..
      • 3.1.2 Sơ đồ nguyên lý
    • 3.2 Kết quả thử nghiệm trên mạch hoàn chỉnh..
      • 3.2.1 Mô hình thử nghiệm thực tế
      • 3.2.2 Kết luận và kiến nghị
  • Tài liệu tham khảo