Master’s thesis of Engineering (Research): FPGA implementation of short word-length algorithms

Fpga Implementation of Short Word-Length Algorithms

Tác giả: Darshan Suresh Thakkar

Lĩnh vực: Master of Microelectronics Engineering and Bachelor of Instrumentation Engineering

Nội dung tài liệu:
Luận văn này trình bày về việc triển khai các thuật toán Short Word-Length (SWL) trên FPGA. Các hệ thống xử lý tín hiệu số (DSP) trên nền tảng VLSI thường gặp vấn đề về hiệu quả sử dụng diện tích chip và tốc độ xử lý. Thuật toán SWL nổi lên như một giải pháp thay thế tiềm năng cho các hệ thống đa bit, mang lại lợi thế về hiệu quả sử dụng diện tích, tốc độ hoạt động cao hơn và chi phí thấp hơn. Nghiên cứu tập trung vào việc giảm thiểu méo hài trong bộ khuếch đại Class-D thông qua việc tăng độ phức tạp trong quá trình triển khai. Luận văn sử dụng các FPGA tiên tiến làm nền tảng triển khai, tận dụng các nguồn tài nguyên logic phong phú, khả năng lập trình và cấu hình lại dễ dàng. Kết quả nghiên cứu cho thấy những ưu điểm của hệ thống xử lý SWL trong việc sử dụng hiệu quả phần cứng, đồng thời hy vọng sẽ hỗ trợ các nhà nghiên cứu trong lĩnh vực bộ khuếch đại âm thanh và hệ thống SWL, đồng thời thúc đẩy các nghiên cứu sâu hơn trong các lĩnh vực này.

Mục lục chi tiết:

• Declaration
• Acknowledgements
• Publications and Presentations
• Keywords
• Preface
• List of Acronyms and Principal Symbols
• Abstract
• Introduction
  • PWM for Class-D Amplifiers
  • Thesis Objectives
    • Research Questions
    • Research Aims
  • Original Contributions
  • Thesis Organization
• Literature Review of Class-D Amplifiers and SWL Algorithms
  • Introduction
  • The Class-D Amplifier
    • Principle of Operation
    • Half Bridge Class-D Amplifiers
  • Current Class-D Amplifier Implementations
    • An FPGA based Class-D Amplifier using Sliding Mode Control Theory
    • A Self Oscillating Analog Class-D Amplifier
    • An ΣΔΜ Based PWM Class-D Amplifier
    • Alternative Modulation Techniques for Class-D Amplifiers
  • ΣΔ Modulators
    • ΣΔΜ Operation
    • Noise Shaping Characteristics of ΣΔΜ
    • Effects of ΣΔΜ Order and Oversampling Ratio on Noise Shaping
    • The Fifth Order ΣΔ Modulator
  • Current SWL Algorithms
  • Summary
• The SWL Class-D Amplifier
  • Introduction
  • The SWL Class-D Amplifier
    • Principle of Operation
    • Audio Input
    • FPGA Components
    • Sensors and Signal Conditioning Block
    • Switching and Output Amplification
  • Summary
• FPGA Implementation of the SWL Class-D Amplifier
  • Introduction
  • Implementation
    • Implementation Platforms
    • Oversampling Block
    • The Fifth Order ΣΔΜ Implementation
    • Optimization of ΣΔ Implementation
    • Downsampling Block
    • Synchronizer
    • Control FSM
    • Top Entity of SWL Class-D Amplifier
  • Summary
• Performance Analysis of the SWL Class-D Amplifier
  • Introduction
  • Test Strategy and Results
    • Fifth Order ΣΔ Modulator Testing
    • Testing for SNR
  • Implementation on FPGA
    • VHDL Compilation Flow
    • Synthesis and Compilation Results
    • Synthesis Results with Co-efficient Optimization
    • The Altera DE II Board
    • FPGA Output
  • Summary
• The Re-Configurable SWL Class-D Amplifier
  • Introduction
  • The SWL Class-D Amplifier with Media Selectivity
    • The Re-Configurable ΣΔ Modulator
    • Re-configurable Downsampling Block
    • Re-configurable Synchronizer Block
  • Dynamic Range Extension of SDM Sytems
  • Summary
• Conclusions and Future Directions
  • Summary of Results
  • Future Directions
• Bibliography
• VITA